pci: tegra: add tegra124 support
Signed-off-by: Lucas Stach <dev@lynxeye.de> Signed-off-by: Sascha Hauer <s.hauer@pengutronix.de>
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Sascha Hauer
parent
9d1fbc5d12
commit
af7c753f2e
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@ -30,6 +30,7 @@
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#include <of_address.h>
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#include <of_pci.h>
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#include <linux/pci.h>
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#include <linux/phy/phy.h>
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#include <linux/reset.h>
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#include <sizes.h>
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#include <mach/tegra-powergate.h>
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@ -133,8 +134,10 @@
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#define AFI_PCIE_CONFIG_SM2TMS0_XBAR_CONFIG_MASK (0xf << 20)
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#define AFI_PCIE_CONFIG_SM2TMS0_XBAR_CONFIG_SINGLE (0x0 << 20)
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||||
#define AFI_PCIE_CONFIG_SM2TMS0_XBAR_CONFIG_420 (0x0 << 20)
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||||
#define AFI_PCIE_CONFIG_SM2TMS0_XBAR_CONFIG_X2_X1 (0x0 << 20)
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||||
#define AFI_PCIE_CONFIG_SM2TMS0_XBAR_CONFIG_DUAL (0x1 << 20)
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#define AFI_PCIE_CONFIG_SM2TMS0_XBAR_CONFIG_222 (0x1 << 20)
|
||||
#define AFI_PCIE_CONFIG_SM2TMS0_XBAR_CONFIG_X4_X1 (0x1 << 20)
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||||
#define AFI_PCIE_CONFIG_SM2TMS0_XBAR_CONFIG_411 (0x2 << 20)
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#define AFI_FUSE 0x104
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@ -146,12 +149,21 @@
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#define AFI_PEX_CTRL_RST (1 << 0)
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#define AFI_PEX_CTRL_CLKREQ_EN (1 << 1)
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#define AFI_PEX_CTRL_REFCLK_EN (1 << 3)
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||||
#define AFI_PEX_CTRL_OVERRIDE_EN (1 << 4)
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#define AFI_PLLE_CONTROL 0x160
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||||
#define AFI_PLLE_CONTROL_BYPASS_PADS2PLLE_CONTROL (1 << 9)
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||||
#define AFI_PLLE_CONTROL_PADS2PLLE_CONTROL_EN (1 << 1)
|
||||
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||||
#define AFI_PEXBIAS_CTRL_0 0x168
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#define RP_VEND_XP 0x00000F00
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||||
#define RP_VEND_XP_DL_UP (1 << 30)
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||||
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||||
#define RP_PRIV_MISC 0x00000FE0
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||||
#define RP_PRIV_MISC_PRSNT_MAP_EP_PRSNT (0xE << 0)
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||||
#define RP_PRIV_MISC_PRSNT_MAP_EP_ABSNT (0xF << 0)
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||||
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||||
#define RP_LINK_CONTROL_STATUS 0x00000090
|
||||
#define RP_LINK_CONTROL_STATUS_DL_LINK_ACTIVE 0x20000000
|
||||
#define RP_LINK_CONTROL_STATUS_LINKSTAT_MASK 0x3fff0000
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||||
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@ -209,6 +221,7 @@ struct tegra_pcie_soc_data {
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|||
bool has_intr_prsnt_sense;
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||||
bool has_avdd_supply;
|
||||
bool has_cml_clk;
|
||||
bool has_gen2;
|
||||
};
|
||||
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||||
struct tegra_pcie {
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||||
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@ -236,6 +249,8 @@ struct tegra_pcie {
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|||
struct reset_control *afi_rst;
|
||||
struct reset_control *pcie_xrst;
|
||||
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||||
struct phy *phy;
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||||
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||||
struct list_head ports;
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||||
unsigned int num_ports;
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||||
u32 xbar_config;
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||||
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@ -424,6 +439,8 @@ static void tegra_pcie_port_enable(struct tegra_pcie_port *port)
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|||
if (soc->has_pex_clkreq_en)
|
||||
value |= AFI_PEX_CTRL_CLKREQ_EN;
|
||||
|
||||
value |= AFI_PEX_CTRL_OVERRIDE_EN;
|
||||
|
||||
afi_writel(port->pcie, value, ctrl);
|
||||
|
||||
tegra_pcie_port_reset(port);
|
||||
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@ -550,29 +567,10 @@ static void tegra_pcie_setup_translations(struct tegra_pcie *pcie)
|
|||
afi_writel(pcie, 0, AFI_MSI_BAR_SZ);
|
||||
}
|
||||
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||||
static int tegra_pcie_enable_controller(struct tegra_pcie *pcie)
|
||||
static int tegra_pcie_phy_enable(struct tegra_pcie *pcie)
|
||||
{
|
||||
const struct tegra_pcie_soc_data *soc = pcie->soc_data;
|
||||
struct tegra_pcie_port *port;
|
||||
unsigned long value;
|
||||
|
||||
/* power down PCIe slot clock bias pad */
|
||||
if (soc->has_pex_bias_ctrl)
|
||||
afi_writel(pcie, 0, AFI_PEXBIAS_CTRL_0);
|
||||
|
||||
/* configure mode and disable all ports */
|
||||
value = afi_readl(pcie, AFI_PCIE_CONFIG);
|
||||
value &= ~AFI_PCIE_CONFIG_SM2TMS0_XBAR_CONFIG_MASK;
|
||||
value |= AFI_PCIE_CONFIG_PCIE_DISABLE_ALL | pcie->xbar_config;
|
||||
|
||||
list_for_each_entry(port, &pcie->ports, list)
|
||||
value &= ~AFI_PCIE_CONFIG_PCIE_DISABLE(port->index);
|
||||
|
||||
afi_writel(pcie, value, AFI_PCIE_CONFIG);
|
||||
|
||||
value = afi_readl(pcie, AFI_FUSE);
|
||||
value |= AFI_FUSE_PCIE_T0_GEN2_DIS;
|
||||
afi_writel(pcie, value, AFI_FUSE);
|
||||
u32 value;
|
||||
|
||||
/* initialize internal PHY, enable up to 16 PCIE lanes */
|
||||
pads_writel(pcie, 0x0, PADS_CTL_SEL);
|
||||
|
|
@ -591,6 +589,13 @@ static int tegra_pcie_enable_controller(struct tegra_pcie *pcie)
|
|||
value |= PADS_PLL_CTL_REFCLK_INTERNAL_CML | soc->tx_ref_sel;
|
||||
pads_writel(pcie, value, soc->pads_pll_ctl);
|
||||
|
||||
/* reset PLL */
|
||||
value = pads_readl(pcie, soc->pads_pll_ctl);
|
||||
value &= ~PADS_PLL_CTL_RST_B4SM;
|
||||
pads_writel(pcie, value, soc->pads_pll_ctl);
|
||||
|
||||
udelay(20);
|
||||
|
||||
/* take PLL out of reset */
|
||||
value = pads_readl(pcie, soc->pads_pll_ctl);
|
||||
value |= PADS_PLL_CTL_RST_B4SM;
|
||||
|
|
@ -619,6 +624,53 @@ static int tegra_pcie_enable_controller(struct tegra_pcie *pcie)
|
|||
value |= PADS_CTL_TX_DATA_EN_1L | PADS_CTL_RX_DATA_EN_1L;
|
||||
pads_writel(pcie, value, PADS_CTL);
|
||||
|
||||
return 0;
|
||||
}
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||||
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||||
static int tegra_pcie_enable_controller(struct tegra_pcie *pcie)
|
||||
{
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||||
const struct tegra_pcie_soc_data *soc = pcie->soc_data;
|
||||
struct tegra_pcie_port *port;
|
||||
unsigned long value;
|
||||
int err;
|
||||
|
||||
/* enable PLL power down */
|
||||
if (pcie->phy) {
|
||||
value = afi_readl(pcie, AFI_PLLE_CONTROL);
|
||||
value &= ~AFI_PLLE_CONTROL_BYPASS_PADS2PLLE_CONTROL;
|
||||
value |= AFI_PLLE_CONTROL_PADS2PLLE_CONTROL_EN;
|
||||
afi_writel(pcie, value, AFI_PLLE_CONTROL);
|
||||
}
|
||||
|
||||
/* power down PCIe slot clock bias pad */
|
||||
if (soc->has_pex_bias_ctrl)
|
||||
afi_writel(pcie, 0, AFI_PEXBIAS_CTRL_0);
|
||||
|
||||
/* configure mode and disable all ports */
|
||||
value = afi_readl(pcie, AFI_PCIE_CONFIG);
|
||||
value &= ~AFI_PCIE_CONFIG_SM2TMS0_XBAR_CONFIG_MASK;
|
||||
value |= AFI_PCIE_CONFIG_PCIE_DISABLE_ALL | pcie->xbar_config;
|
||||
|
||||
list_for_each_entry(port, &pcie->ports, list)
|
||||
value &= ~AFI_PCIE_CONFIG_PCIE_DISABLE(port->index);
|
||||
|
||||
afi_writel(pcie, value, AFI_PCIE_CONFIG);
|
||||
|
||||
if (soc->has_gen2) {
|
||||
value = afi_readl(pcie, AFI_FUSE);
|
||||
value &= ~AFI_FUSE_PCIE_T0_GEN2_DIS;
|
||||
afi_writel(pcie, value, AFI_FUSE);
|
||||
} else {
|
||||
value = afi_readl(pcie, AFI_FUSE);
|
||||
value |= AFI_FUSE_PCIE_T0_GEN2_DIS;
|
||||
afi_writel(pcie, value, AFI_FUSE);
|
||||
}
|
||||
|
||||
if (!pcie->phy)
|
||||
err = tegra_pcie_phy_enable(pcie);
|
||||
else
|
||||
err = phy_power_on(pcie->phy);
|
||||
|
||||
/* take the PCIe interface module out of reset */
|
||||
reset_control_deassert(pcie->pcie_xrst);
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||||
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||||
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@ -653,6 +705,10 @@ static void tegra_pcie_power_off(struct tegra_pcie *pcie)
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|||
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||||
/* TODO: disable and unprepare clocks? */
|
||||
|
||||
err = phy_power_off(pcie->phy);
|
||||
if (err < 0)
|
||||
dev_warn(pcie->dev, "failed to power off PHY: %d\n", err);
|
||||
|
||||
reset_control_assert(pcie->pcie_xrst);
|
||||
reset_control_assert(pcie->afi_rst);
|
||||
reset_control_assert(pcie->pex_rst);
|
||||
|
|
@ -806,6 +862,19 @@ static int tegra_pcie_get_resources(struct tegra_pcie *pcie)
|
|||
return err;
|
||||
}
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||||
|
||||
pcie->phy = phy_optional_get(pcie->dev, "pcie");
|
||||
if (IS_ERR(pcie->phy)) {
|
||||
err = PTR_ERR(pcie->phy);
|
||||
dev_err(dev, "failed to get PHY: %d\n", err);
|
||||
return err;
|
||||
}
|
||||
|
||||
err = phy_init(pcie->phy);
|
||||
if (err < 0) {
|
||||
dev_err(dev, "failed to initialize PHY: %d\n", err);
|
||||
return err;
|
||||
}
|
||||
|
||||
err = tegra_pcie_power_on(pcie);
|
||||
if (err) {
|
||||
dev_err(dev, "failed to power up: %d\n", err);
|
||||
|
|
@ -840,7 +909,14 @@ poweroff:
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||||
static int tegra_pcie_put_resources(struct tegra_pcie *pcie)
|
||||
{
|
||||
int err;
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||||
|
||||
tegra_pcie_power_off(pcie);
|
||||
|
||||
err = phy_exit(pcie->phy);
|
||||
if (err < 0)
|
||||
dev_err(pcie->dev, "failed to teardown PHY: %d\n", err);
|
||||
|
||||
return 0;
|
||||
}
|
||||
|
||||
|
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@ -849,7 +925,19 @@ static int tegra_pcie_get_xbar_config(struct tegra_pcie *pcie, u32 lanes,
|
|||
{
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||||
struct device_node *np = pcie->dev->device_node;
|
||||
|
||||
if (of_device_is_compatible(np, "nvidia,tegra30-pcie")) {
|
||||
if (of_device_is_compatible(np, "nvidia,tegra124-pcie")) {
|
||||
switch (lanes) {
|
||||
case 0x0000104:
|
||||
dev_info(pcie->dev, "4x1, 1x1 configuration\n");
|
||||
*xbar = AFI_PCIE_CONFIG_SM2TMS0_XBAR_CONFIG_X4_X1;
|
||||
return 0;
|
||||
|
||||
case 0x0000102:
|
||||
dev_info(pcie->dev, "2x1, 1x1 configuration\n");
|
||||
*xbar = AFI_PCIE_CONFIG_SM2TMS0_XBAR_CONFIG_X2_X1;
|
||||
return 0;
|
||||
}
|
||||
} else if (of_device_is_compatible(np, "nvidia,tegra30-pcie")) {
|
||||
switch (lanes) {
|
||||
case 0x00000204:
|
||||
dev_info(pcie->dev, "4x1, 2x1 configuration\n");
|
||||
|
|
@ -1048,6 +1136,13 @@ static bool tegra_pcie_port_check_link(struct tegra_pcie_port *port)
|
|||
{
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||||
unsigned int timeout;
|
||||
unsigned int retries = 2;
|
||||
u32 value;
|
||||
|
||||
/* override presence detection */
|
||||
value = readl(port->base + RP_PRIV_MISC);
|
||||
value &= ~RP_PRIV_MISC_PRSNT_MAP_EP_ABSNT;
|
||||
value |= RP_PRIV_MISC_PRSNT_MAP_EP_PRSNT;
|
||||
writel(value, port->base + RP_PRIV_MISC);
|
||||
|
||||
do {
|
||||
timeout = wait_on_timeout(50 * MSECOND,
|
||||
|
|
@ -1113,6 +1208,7 @@ static const struct tegra_pcie_soc_data tegra20_pcie_data = {
|
|||
.has_intr_prsnt_sense = false,
|
||||
.has_avdd_supply = false,
|
||||
.has_cml_clk = false,
|
||||
.has_gen2 = false,
|
||||
};
|
||||
|
||||
static const struct tegra_pcie_soc_data tegra30_pcie_data = {
|
||||
|
|
@ -1125,10 +1221,26 @@ static const struct tegra_pcie_soc_data tegra30_pcie_data = {
|
|||
.has_intr_prsnt_sense = true,
|
||||
.has_avdd_supply = true,
|
||||
.has_cml_clk = true,
|
||||
.has_gen2 = false,
|
||||
};
|
||||
|
||||
static const struct tegra_pcie_soc_data tegra124_pcie_data = {
|
||||
.num_ports = 2,
|
||||
.msi_base_shift = 8,
|
||||
.pads_pll_ctl = PADS_PLL_CTL_TEGRA30,
|
||||
.tx_ref_sel = PADS_PLL_CTL_TXCLKREF_BUF_EN,
|
||||
.has_pex_clkreq_en = true,
|
||||
.has_pex_bias_ctrl = true,
|
||||
.has_intr_prsnt_sense = true,
|
||||
.has_cml_clk = true,
|
||||
.has_gen2 = true,
|
||||
};
|
||||
|
||||
static __maybe_unused struct of_device_id tegra_pcie_of_match[] = {
|
||||
{
|
||||
.compatible = "nvidia,tegra124-pcie",
|
||||
.data = (unsigned long)&tegra124_pcie_data
|
||||
}, {
|
||||
.compatible = "nvidia,tegra30-pcie",
|
||||
.data = (unsigned long)&tegra30_pcie_data
|
||||
}, {
|
||||
|
|
|
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